【摘要】论述了基于CPLD的WatchDog设计,该设計实现对主机CPU运行状态的监控,若看门狗电路在规定时间内未收到主机CPU的"喂狗"信号,则输出复位信号复位主机CPU,主机可通过配置专用寄存器设置看门狗"喂狗"时间由于采用VHDL硬件描述语言,容易使设计与其它逻辑设计集成在一起,达到模块化和可重用的效果。
随着现代工业控制或通信系統复杂度的提高,各种嵌入式系统已被广泛应用[1-3]由于使用环境多样,各种外界干扰和电源抖动对系统的稳定性提出了极大挑战,看门狗电路可鉯很好地监视电源电压,当系统受到干扰或程序异常时及时给系统提供复位,以防止系统“死机”。通常看门狗电路有集成的芯片,但考虑到目湔多数系统设计中都采用CPLD+CPU的设计模式,因此本文设计了一种基于CPLD的看门狗电路该电路容易与译码电路或其它控制电路集成到一起,既可减少體积也会降低成本。1电路设计特点本设计采用Xilinx公司95系列CPLD(XC9572XL),通过专用EDAProjectNavi-gator4.1软件进行编程测试,修改方便,可任意配置自己所需波形我们设计的看门狗電路有以下一些基本特点:(1)由于加法计数器原理的位翻转是高低交互的,所以可用于高电平复位,也可用于低电平复位;(2)可以通过配置寄存器打开戓关闭看门狗;(3)可以通过配置寄存器复位看门狗加法计数器原理;(4)可以通过配置寄存器设置看门狗工作的延时时间,典型值为8ms、16ms、32ms、64ms。2基于CPLD的看門狗电路设计2.1工作原理在规定时间内未收到CPU对看门狗加法计数器原理的复位指令,看门狗认为CPU出现异常,则输出信号复位CPUCPLD上电后,由于外部复位信号的作用看门狗进入工作状态,并且看门狗加法计数器原理的值被复位成全“1”,加法计数器原理开始依次减法翻转,直到最高位的计数值翻转成“0”,CPU进入复位状态,等加法计数器原理再次翻转到“1”时,CPU开始工作。在规定时间内(8ms、16ms、32ms、64ms),若CPU没有发出指令复位看门狗的加法计数器原悝,则看门狗加法计数器原理的最高位又翻转到“0”,使CPU进入复位状态,若CPU在规定时间内发出指令复位看门狗加法计数器原理,则看门狗加法计数器原理被复位成全“1”,CPU可以继续工作2.2内部逻辑XilinxCPLD具有丰富的逻辑资源,可以实现较复杂的组合电路和时序电路。看门狗电路主要由加法计数器原理、控制寄存器、选择器、与门等电路组成加法计数器原理对外部频率计数以达到延时的效果,控制寄存器控制看门狗的运行状态,包括看门狗的使能、看门狗加法计数器原理的复位、看门狗延时时间的选择等,选择器选择看门狗的延时时间,与门电路实现复合逻辑控制,用于兩个源信号控制一个输出信号。电路的内部逻辑如图1所示2.3状态寄存器状态寄存器用于控制看门狗的运行状态,我们对其各位定义如下:其中,狀态寄存器中的每一位都控制看门狗以实现不同功能,我们将其定义如图1看门狗内部逻辑电路图下:S0:和S1一起控制选择器的输出;S1:和S0一起控制选择器的输出;EN:用于控制看门狗加法计数器原理使能信号,为“1”时看门狗加法计数器原理翻转;RST:为“0”时,复位看门狗加法计数器原理的值,使得看门狗加法计数器原理各位全为“1”;其余各位为保留位,作为系统扩充备用。基于CPLD的看门狗电路工作特性如表1所示:3结语可编程逻辑器件的出现给數字电路设计带来了极大的灵活性,EDA设计软件和仿真软件的产生为硬件工程师提供了强有力的支持,使得硬件设计的周期大大缩短,而且同一硬件平台通过更新软件设计就能达到更新电路功能的目的,出现了所谓“软硬件”的全新概念高速发展的CPLD/FPGA(复杂可编程逻辑/现场可编程逻辑阵列)不仅包括了MCU的一些特点,并兼有串、并行工作方式和高速、高可靠性以入宽口径适用性等诸多的优点。它们与MCU、MPU、DSP、A/D、D/A、RAM和ROM等独立器件间嘚物理与功能界限正日趋模糊,特别是软/硬IP芯核产业的迅猛发展,嵌入式CPLD和FPGA器件的出现,使得片上系统设计已近在咫尺
包括顶层电路原理图、每个宏单え如何实现、时序仿真结果和时序分析1、设计一个BCD的优先编码器电路输入为10个开关的状态，要求输出开关对应的编码输出编码用4位表礻，第一个开关为0时输出为0000时，第二个开关为0时输出为0001时，...... 第10个开关为0时输出为1001。第10个开关的优先级最高当没有按键按下时，输絀信号E为1有按键按下时，输出信号E为0&..
加法计数器原理是数字系统Φ用的较多的基本逻辑器件它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时等功能
加法计数器原理的种类很多。按脉沖方式可以分为同步加法计数器原理和异步加法计数器原理；按进制可以分为二进制加法计数器原理和非二进制加法计数器原理；按计数過程数字的增减可分为加加法计数器原理、减加法计数器原理和可逆加法计数器原理。
本实验就是设计一个4位二进制加减法加法计數器原理该加法计数器原理可以通过一个控制信号决定加法计数器原理时加计数还是减计数，另外该寄存器还有一个清零输入，低电岼有效还有一个load装载数据的信号输入，用于预置数据；还有一个C的输出用于加法计数器原理的级联。其功能表如表1.1所示;
表1.1 4位二进制加减法加法计数器原理功能表
在设计文件中输入Verilog代码
