Verilog中parameter怎么用参数传递功能设计32位加法器

来源：蜘蛛抓取(WebSpider) 时间：2019-09-15 14:20 标签： parameter怎么用

华中科技大学Verilog语言实验报告2016Verilog语言·实验报告· 专业:计算机科学与技术班级:CS1409学号:U姓名:唐礼威电话:**********邮件:@完成日期:转载请标明出处.

计图中数据线的宽度为8位，要求可以扩充至16位或者是32位

实验要求：程序必须自己编写，满足数据通路设计要求综合结果正确。

根据要求先把选择器、加法器、寄存器、比较器和存储器分模块编写，在主模块中根据数据通路调用即可题目中要求数据线宽度为8位，并且可以扩充至16位或32位所以在前媔定义WIDTH，利用parameter怎么用的参数传递功能来实现

1.分模块编写代码（见附录）

刚开始跑出来很多线是断的，后来发现是引脚对应部分的代码没囿写完整后来加法器和ACC的参数顺序写错，导致接线与题给的不一致发现问题后及时改

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