tuixiangzi
说明：&&这是用VERILOG写的简单推箱子游戏，可以在spratan-3e上运行，vga上显示(It is written in simple VERILOG Sokoban game can run on spratan-3e, vga display)
文件列表：
推箱子\lab4
推箱子\lab4\.lso
推箱子\lab4\device_usage_statistics.html
推箱子\lab4\lab4.ise
推箱子\lab4\lab4.ntrc_log
推箱子\lab4\lab4.restore
推箱子\lab4\lab4_ise10migration.zip
推箱子\lab4\lab4_xdb
推箱子\lab4\lab4_xdb\cst.xbcd
推箱子\lab4\lab4_xdb\tmp
推箱子\lab4\lab4_xdb\tmp\ise
推箱子\lab4\lab4_xdb\tmp\ise.lock
推箱子\lab4\lab4_xdb\tmp\ise\version
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\Autonym
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\common
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\ExpandedNetlistEngine
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\HierarchicalDesign
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\HierarchicalDesign\HDProject
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\HierarchicalDesign\HDProject\HDProject
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\HierarchicalDesign\HDProject\HDProject_StrTbl
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\HierarchicalDesign\__stored_object_table__
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\PnAutoRun
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\PnAutoRun\Scripts
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\PnAutoRun\Scripts\RunOnce_tcl
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\PnAutoRun\Scripts\RunOnce_tcl_StrTbl
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\ProjectNavigator
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\ProjectNavigatorGui
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\ProjectNavigatorGui\GuiProjectData
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\ProjectNavigatorGui\GuiProjectData_StrTbl
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\ProjectNavigator\dpm_project_main
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\ProjectNavigator\dpm_project_main\dpm_project_main
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\ProjectNavigator\dpm_project_main\dpm_project_main_StrTbl
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\ProjectNavigator\__stored_objects__
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\ProjectNavigator\__stored_objects___StrTbl
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\ProjectNavigator\__stored_object_table__
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\SrcCtrl
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\SrcCtrl\SavedOptions
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\STE
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\WebTalk
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\xreport
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\xreport\Gc_RvReportViewer-Current-Module
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\xreport\Gc_RvReportViewer-Current-Module_StrTbl
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\xreport\Gc_RvReportViewer-Module-Data-tuixiangziab
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\xreport\Gc_RvReportViewer-Module-Data-tuixiangziab_StrTbl
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\xreport\Gc_RvReportViewer-Module-DataFactory-Default
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\xreport\Gc_RvReportViewer-Module-DataFactory-Default_StrTbl
推箱子\lab4\lab4_xdb\tmp\ise\__OBJSTORE__\_ProjRepoInternal_
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\Autonym
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\Autonym\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\bitgen
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\bitgen\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\common
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\common\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\cpldfit
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\cpldfit\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\dumpngdio
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\dumpngdio\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\ExpandedNetlistEngine
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\ExpandedNetlistEngine\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\fuse
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\fuse\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\HierarchicalDesign
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推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\HierarchicalDesign\HDProject\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\HierarchicalDesign\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\hprep6
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\hprep6\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\idem
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\idem\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\map
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\map\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\netgen
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\netgen\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\ngc2edif
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\ngc2edif\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\ngcbuild
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\ngcbuild\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\ngdbuild
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\ngdbuild\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\par
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\par\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\ProjectNavigator
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\ProjectNavigatorGui
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\ProjectNavigatorGui\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\ProjectNavigator\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\runner
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推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\SrcCtrl
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\SrcCtrl\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\STE
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\STE\bitgen
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\STE\bitgen\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\STE\map
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\STE\map\regkeys
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\STE\ngdbuild
推箱子\lab4\lab4_xdb\tmp\ise\__REGISTRY__\STE\ngdbuild\regkeys
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小球游戏的verilog 代码
&&用verilog 代码在FPGA上烧一个小球游戏后接到电脑屏幕上就可以玩了
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有很多同学在学Verilog语言的时候学了很多相关语法，但是不知道有哪一些语言无法综合，导致在写代码的时候感觉很迷茫，我在网上查了很多，再加上自己的经验总结了这些资料，希望能够对大家有用。
不可综合语句
（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，
default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，
input，instantitation，module，negedge，posedge，operators，output，parameter。
（2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
（3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。
建立可综合模型的原则
要保证Verilog
HDL赋值语句的可综合性，在建模时应注意以下要点：
（1）不使用initial。
（2）不使用#10。
（3）不使用循环次数不确定的循环语句，如forever、while等。
（4）不使用用户自定义原语（UDP元件）。
（5）尽量使用同步方式设计电路。
（6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用
行为语句来完成设计。
（7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。
（8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器
件的全局复位端作为系统总的复位。
（9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，
既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋
值和非阻塞赋值。
（10）不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象
不能既使用阻塞式赋值，又使用非阻塞式赋值。
（11）如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件
分支中都对变量明确地赋值。
（12）避免混合使用上升沿和下降沿触发的触发器。
（13）同一个变量的赋值不能受多个时钟控制，也不能受两种不同的时钟条件（或者
不同的时钟沿）控制。
（14）避免在case语句的分支项中使用x值或z值。
不可综合verilog语句
1、 initial
只能在test
bench中使用，不能综合。（我用ISE10.1综合时，有时简单的initial
也可以综合，不知道为什么）
2、 events
event在同步test bench时更有用，不能综合。
不支持real数据类型的综合。
不支持time数据类型的综合。
5、force 和release
不支持force和release的综合。
6、assign 和deassign
不支持对reg
数据类型的assign或deassign进行综合，支持对wire数据类型的
assign或deassign进行综合。
7、fork join
不可综合，可以使用非块语句达到同样的效果。
8、primitives
支持门级原语的综合，不支持非门级原语的综合。
不支持UDP 和table的综合。
10、敏感列表里同时带有posedge和negedge
如：always @(posedge clk or negedge
clk) begin...end
这个always块不可综合。
11、同一个reg变量被多个always块驱动
以#开头的延时不可综合成硬件电路延时，综合工具会忽略所有延时代码，但不会
这里的#10是用于仿真时的延时，在综合的时候综合工具会忽略它。也就是说，在
综合的时候上式等同于a=b;
13、与X、Z的比较
可能会有人喜欢在条件表达式中把数据和X(或Z)进行比较，殊不知这是不可综合
的，综合工具同样会忽略。所以要确保信号只有两个状态：0或1。
1 module synthesis_compare_xz
6 always @ (b)
8 & if ((b == 1'bz)
|| (b == 1'bx)) begin
10 & end else
14 endmodule
以上网友发言只代表其个人观点，不代表新浪网的观点或立场。豆丁微信公众号
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Verilog使用VGA显示器实现推箱子游戏
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资源描述采用FPGA 来设计经典的推箱子游戏，在片上ROM 中存储游戏素材并通过驱动VGA 显示器实现游戏界面显示，玩家可通过PS2 键盘上方向键控制小人推动箱子，当所有箱子都到达目的地时游戏结束，同时在LCD 液晶屏实时显示玩家步数。该设计采用verilog作为逻辑描述语言，在Xilinx 公司的Spartan-3E 开发平台上实现了该拖箱子游戏
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coregen.cgp238.00 B24-06-15 19:00
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1.22 kB24-06-15 18:54
1.25 kB24-06-15 18:55
2.74 kB24-06-15 18:54
dcm_25m.xaw3.05 kB24-06-15 18:54
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57.00 B24-06-15 18:54
1.10 kB07-10-15 13:34
7.54 kB14-10-13 02:11
8.12 kB24-06-15 19:30
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logo_rom_exdes.xdc2.59 kB24-06-15 19:29
9.93 kB24-06-15 19:29
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114.00 B24-06-15 19:29
2.93 kB24-06-15 19:29
2.84 kB24-06-15 19:29
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wave_mti.do879.00 B24-06-15 19:29
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114.00 B24-06-15 19:29
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&logo_rom.ncf&0.00 B07-10-15 13:31
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10.79 kB24-06-15 19:30
summary.log564.00 B24-06-15 19:30
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pn_parser.xmsgs782.00 B24-06-15 19:00
xst.xmsgs60.00 kB24-06-15 19:30
xaw2verilog.log37.00 B24-06-15 18:54
cg.xmsgs1.57 kB07-10-15 13:34
pn_parser.xmsgs782.00 B05-11-15 10:57
top_tui.xreport20.08 kB05-11-15 10:57
tui_final.projectmgr7.42 kB05-11-15 10:58
&lc.ucf&0.00 B10-06-15 17:46
20.56 kB23-06-15 20:41
5.11 kB18-03-08 11:15
5.44 kB24-06-15 20:35
3.30 kB27-06-15 15:02
4.96 kB23-06-15 21:47
top_tui.bgn4.59 kB07-10-15 13:33
top_tui.bit277.23 kB07-10-15 13:33
top_tui.bld1.08 kB07-10-15 13:31
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&top_tui.stx&0.00 B07-10-15 13:31
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15.67 kB05-11-15 10:57
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top_tui_pad.csv12.92 kB07-10-15 13:33
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top_tui_par.xrpt145.43 kB07-10-15 13:33
10.03 kB05-11-15 10:57
409.00 B07-10-15 13:33
48.56 kB07-10-15 13:33
top_tui_xst.xrpt17.01 kB07-10-15 13:31
tui_final.gise12.19 kB05-11-15 10:59
tui_final.xise35.42 kB06-09-15 23:19
uart_clock.ucf1.47 kB27-06-15 14:51
86.12 kB07-10-15 13:33
5.80 kB24-06-15 19:00
1.74 kB26-05-15 18:04
webtalk.log711.00 B07-10-15 13:33
3.00 kB07-10-15 13:31
xaw2verilog.log37.00 B24-06-15 19:00
cst.xbcd3.14 kB07-10-15 13:31
hdllib.ref696.00 B07-10-15 13:30
lcd__write__number.bin10.68 kB07-10-15 13:30
lcd__write__number__test.bin5.93 kB07-10-15 13:30
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qq:落崖眩空推箱子游戏很好玩，想看看程序是怎么写的，
想涨涨姿势，感觉verilog语法简单，应用困难…
themachine15推箱子游戏很好玩，想看看程序是怎么写的
humphrey_miaoVerilog实现一些小的功能都学过了，想找一个综合的例子看看，现在实现这种大的工程感觉还很困难，希望有所启发
zhuhongliang推箱子游戏很好玩，想看看程序是怎么写的，
criticaljin一直想知道游戏是怎么编出来的，很赞哦
1832181真的希望上传者能把注释也写上，这样就方便大家学习了，光这样看代码，很累
wt2110推箱子游戏很好玩，想看看程序是怎么写的，
tianshitester推箱子是一个非常经典的游戏呀，碰巧这次verilog作业我做了一个打飞机的游戏，同样想参考一下这个仁兄的推箱子是怎么样的！
评价成功，多谢！
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^_^"呃 ...
Sorry!这位大神很神秘，未开通博客呢，请浏览一下其他的吧